Logic Synthesis and SOC Prototyping: RTL Design using VHDL - Vaibbhav Taraate - Knjige - Springer Verlag, Singapore - 9789811513169 - 30. januarja 2021
Če se naslovnica in naslov ne ujemata, je naslov pravilen

Vaibbhav Taraate
Logic Synthesis and SOC Prototyping: RTL Design using VHDL 2020 edition

Cena
€ 80,99

Naročeno iz oddaljenega skladišča

Predvidena dobava 19. - 27. nov
Božična darila lahko vrnete do 31. januarja
Prejemajte obvestila o novih izdajah izvajalca Vaibbhav Taraate

Kaj pravijo naše stranke:

14-dnevna politika vračila v skladu z evropsko zakonodajo o varstvu potrošnikov
Najvišja ocena na Trustpilot
Dodaj na svoj seznam želja iMusic

Not rated yet

This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.

251 pages, XIX, 251 p.

Medij Knjige     Paperback Book   (Knjiga z mehkimi platnicami in lepljenim hrbtom)
Izdano 30. januarja 2021
ISBN13 9789811513169
Založniki Springer Verlag, Singapore
Strani 251
Dimenzije 150 × 220 × 10 mm   ·   500 g

Več od Vaibbhav Taraate

Prikaži vse

Več od istega **izdajatelja**

Ogled vseh Vaibbhav Taraate